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基于FPGA的异步LVDS过采样的研究和实现

  摘要:针对LVDS接口,研究并实现了一种基于FPGA的LVDS过采样技术,重点对LVDS过采样技术中系统组成、ISERDESE2、时钟采样、数据恢复单元、时钟同步状态机等关键技术进行了描述,并基于Xilinx FPGA进行了验证,传输速率达到了1.25Gbps。文章的研究为基于FPGA实现系统之间的高速互连具有一定的工程参考价值。

  在数字系统互联设计中,高速串行传输方式正逐步替代并行传输方式成为主流。作为串行传输标准的一种,低电压差分信号传输(LVDS)接口具有高速率、低功耗、低噪声和低电磁干扰等优点,广泛应用于高速数字系统设计中。而在实际应用中,采用现场可编程门阵列(FPGA)实现高速LVDS是一种性价比较高的技术途径。

  随着半导体工艺的进步,FPGA的性能和集成度在不断提高,在FPGA芯片中均集成SelectIO资源,通过配置逻辑资源和I/O,可以生成支持LVDS标准的接口,实现高速LVDS接口互联通信。在传统的LVDS互连设计中,均采用同步采样方式,在发送端,一组数据伴随一个时钟同时传输,在接收端,利用一个时钟去采集数据。在Xilinx最新的7系列器件中,支持一种异步过采样方法,当采样的数据时钟相近时(±100ppm)利用SelectIO资源中的ISEKDES2原语可以实现4X最高频率为1.25Gbps的异步过采样。

  本文介绍了一种基于FPGA实现异步LVDS过采样的技术,重点对系统组成、ISERDESE2、时钟采样、数据恢复单元、时钟同步状态机等关键技术进行了描述,并基于Xilinx FPGA进行了验证,传输速率达到了1.25Gbps。

  DRU负责完成ISERDESE2串行端数据和并行端数据之间的跨时钟域设计。时钟对齐状态机负责实现BUFG和BUFIO不同时钟域之间的相位对齐。

  在以前的设计中,过采样是通过FPGA内部的SLICE触发器实现的,而在7系列FPGA中,过采样是通过配置ISERDESE2实现的,如图2所示。

  MMCME2产生两个时钟CLK和CLK90用于ISERDESE2,两个时钟的正沿和负沿均被使用,相当于四个时钟。对于输入数据流,通过IBUFDS DIFFOUT复制成两路,一路的相位没有变化,另外一路通过IDELAYE2相位偏移45°。相位偏移过的数据送入从ISERDESE2,实现了双倍的数据采样率。

  如图3所示,通过IDELAYE2实现输入数据的相位变化,而IDELAYE2的变化是通过IDELAYCTRL控制的。CLK和CLK90工作频率为625MHz,0°、90°、180°和270°的时钟沿位置分别在0、400、800和1200ps。输入数据流频率为1.25Gbps,相位偏移45°时,数据必须延迟

  用于ISERDESE2的CLK和CLK90均为局部时钟,只能工作在固定的I/O区域。ISERDESE2输出数据必须从局部时钟域(BUFIO)搬到全局时钟域(BUFG)中进行,需要进行跨时钟域(CDC)操作。

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